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Die Frage klingt einfach: Wie viele 2-nm-Chips können aus einem einzelnen 300-mm-Siliziumwafer hergestellt werden?
In Wirklichkeit offenbart die Antwort viel mehr über die moderne Halbleiterfertigung als nur eine einzelne Zahl. Sie beinhaltet Geometrie, Ausbeutestatistiken, Design-Kompromisse und die physikalischen Grenzen fortschrittlicher Prozesse.

Dieser Artikel präsentiert eine realistische, ingenieurorientierte Berechnung, die theoretische Maxima von dem trennt, was tatsächlich eine Halbleiterfabrik verlässt.

1. Was bedeutet „2 nm“ wirklich?

Trotz seines Namens stellt der 2-nm-Technologieknoten keine buchstäbliche physikalische Dimension dar. Moderne Knoten sind Branding-Konventionen, die Verbesserungen in der Transistordichte, der Leistung und der Energieeffizienz widerspiegeln, und nicht tatsächliche Gate-Längen.

Ein typischer 2-nm-Klasse-Prozess umfasst Gate-all-around- oder Nanosheet-Transistoren, effektive Gate-Längen in der Größenordnung von zehn Nanometern und die umfassende Verwendung von extremer Ultraviolett-Lithographie. Infolgedessen ist die Chipfläche — nicht die Knotenbezeichnung — der Hauptfaktor, der bestimmt, wie viele Chips auf einen Wafer passen.

2. Nutzbare Fläche eines 300-mm-Wafers

Ein Standard-300-mm-Wafer hat einen Radius von 150 mm, was eine geometrische Gesamtfläche von etwa 70.685 mm² ergibt. Allerdings ist nicht die gesamte Fläche nutzbar.

Randabschluss, Ritzlinien und Prozesskontrollbereiche reduzieren die effektive Fläche. In realen Fertigungsumgebungen können etwa 94 bis 96 Prozent des Wafers genutzt werden, wodurch etwa 66.000 bis 68.000 mm² für Dies zur Verfügung stehen.

3. Die Größe des Dies: Die Schlüsselvariable

Im 2-nm-Knoten variieren die Die-Größen je nach Anwendung stark.

Hochleistungs-Mobilprozessoren nehmen typischerweise etwa 80 bis 120 mm² ein. Logik-Chiplets sind viel kleiner, oft im Bereich von 25 bis 40 mm². Große KI-Beschleuniger können dagegen 300 mm² überschreiten und manchmal 500 mm² oder mehr erreichen.

Diese Unterschiede dominieren die Ergebnisse der Chipanzahl.

4. Szenario A: Mobile-Klasse 2-nm-SoC

Betrachten Sie ein mobiles System-on-Chip mit einer Die-Fläche von etwa 100 mm².

Die Division der nutzbaren Waferfläche durch die Die-Größe ergibt etwa 680 Dies. Nach Berücksichtigung der Wafergeometrie und der Randverluste sinkt die Anzahl der Brutto-Dies typischerweise auf etwa 600–630.

Die Ausbeute wird dann zum entscheidenden Faktor. Für große SoCs mit fortschrittlichen Knoten liegen die realistischen Ausbeuten oft zwischen 70 und 80 Prozent, sobald der Prozess ausgereift ist.

Dies führt zu etwa 420 bis 500 voll funktionsfähigen Chips pro Wafer.

5. Szenario B: Chiplet-basiertes Design

Chiplet-Architekturen verbessern die Wafer-Effizienz dramatisch.

Für ein 30 mm² großes Logik-Chiplet kann derselbe Wafer theoretisch über 2.200 Dies aufnehmen. Nach Geometrieverlusten verbleiben etwa 2.000 bis 2.100 Brutto-Dies.

Da kleinere Dies weniger anfällig für Defekte sind, erreichen die Ausbeuten üblicherweise 90 bis 95 Prozent.

Dies produziert etwa 1.800 bis 2.000 gute Chiplets pro Wafer, was erklärt, warum Chiplet-basierte Strategien in fortschrittlichen Knoten dominant werden.

6. Szenario C: Großer KI-Compute-Die

Große KI-Prozessoren treiben die Wafer-Ökonomie an ihre Grenzen.

Mit einer Die-Größe von 500 mm² kann ein Wafer nach Randverlusten nur etwa 110 bis 120 Brutto-Dies aufnehmen. Frühe Ausbeuten für solche großen Dies im 2-nm-Bereich können zwischen 40 und 60 Prozent liegen.

Infolgedessen können nur etwa 45 bis 70 nutzbare Chips aus einem einzigen Wafer gewonnen werden, was direkt zu den hohen Kosten fortschrittlicher KI-Hardware beiträgt.

7. Die Rolle der Defektdichte

Die Ausbeute ist eng mit der Defektdichte verbunden. Ein vereinfachtes Ausbeutemodell zeigt, dass die Ausbeute exponentiell mit zunehmender Die-Fläche abnimmt.

Selbst sehr geringe Defektdichten können sich erheblich auf große Dies auswirken. In fortschrittlichen Knoten überwiegt die Ausbeute oft die Waferkosten als dominierender Faktor bei der Bestimmung des Endpreises eines Chips.

8. Warum maximale Chipanzahlen irreführend sind

Reine geometrische Berechnungen ignorieren viele reale Faktoren, einschließlich Ritzlinien, Teststrukturen, Redundanzschaltungen und Leistungs-Binning.

Chips vom selben Wafer können sich in Geschwindigkeit, Stromverbrauch und Spannungstoleranz unterscheiden. Nur ein Teil von ihnen qualifiziert sich für Produkte der Spitzenklasse.

9. Realistische Ergebnisse auf einen Blick

Für einen 300-mm-Wafer im 2-nm-Knoten sind die realistischen Ergebnisse ungefähr:

• 45 bis 70 gute Dies für große KI-Prozessoren

• 420 bis 500 gute Dies für mobile SoCs

• 1.800 bis 2.000 gute Logik-Chiplets

Diese Zahlen spiegeln die Realitäten der Fertigung wider und nicht die theoretischen Grenzen.

10. Über die Zahlen hinausblicken

Im 2-nm-Knoten wird der Fortschritt nicht mehr nur durch die Verkleinerung von Merkmalen vorangetrieben. Er hängt von der Materialqualität, der Waferebenheit, der Defektkontrolle und fortschrittlichen Verpackungsstrategien ab.

Die aussagekräftigere Frage lautet nicht mehr, wie viele Chips auf einen Wafer passen, sondern wie viele Hochleistungs-, zuverlässige und wirtschaftlich tragfähige Chips den gesamten Herstellungsprozess überleben können — vom Kristallwachstum bis zur Endverpackung.